AMD mühendisinin hazırladığı QEMU yaması, uzun süredir devam eden bir güvenlik açığına yönelik düzeltme de dahil olmak üzere Zen 6 Epyc-Venice işlemcinin ayrıntılarını doğruluyor

AMD yazılım mühendisi Ben Cheatham , projenin x86 emülasyon koduna resmi bir “Epyc-Venice” CPU modeli ekleyen dört yamadan oluşan bir seriyi sunarak, projenin x86 emülasyon koduna resmi bir "Epyc-Venice" CPU modeli ekledi. 30 Haziran 2026 tarihli bu yama, kod adı Venice olarak bilinen AMD’nin yakında piyasaya çıkacak Zen 6 Epyc sunucu işlemcilerinin CPUID özellik seti ve önbellek hiyerarşisine ilişkin ilk kaynak kod düzeyinde bir bakış sunuyor. adresine gönderilen ayrı bir lscpu çıktısı ve adresine gönderilen ayrı bir lscpu çıktısı, yamanın teknik özelliklerini gerçek yonga üzerinde doğruluyor.

Yeni model, aile 26, model 80 ve adım 0 ile tanımlanmaktadır ve konuk işletim sistemlerine kendisini "AMD EPYC-Venice İşlemci" olarak bildirir. Bu model, mevcut Epyc-Turin (Zen 5) modelinin temel özelliklerini temel alır ve birkaç yeni komut seti uzantısı ekler: AVX512 FP16, AVX-IFMA, AVX-NE-CONVERT, AVX-VNNI-INT8 ve aynı yama serisinin daha önceki sürümlerinde tanıtılan yeni bir AVX512 Bit Matris Çarpma (BMM) komutu. Bu model ayrıca CET Shadow Stack desteği, TSC_ADJUST ve Geliştirilmiş Dönüş Adresi Tahmin Güvenliği (ERAPS) adlı yeni bir spekülatif yürütme azaltma özelliğini de etkinleştirir.

Özellikle, bu yama, çekirdeğin önceki Zen nesillerini etkileyen bir spekülatif yürütme kusuru olan “Speculative Return Stack Overflow” (SRSO) saldırısına karşı savunmasız olmadığını belirten bir SRSO_NO bayrağını ayarlamaktadır. OpenBenchmarking’in lscpu çıktısı, gerçek donanım üzerinde bunu bağımsız olarak doğrulamakta ve “Spec rstack overflow: Etkilenmedi.” ifadesini listelemektedir. SRSO, CPU’nun dönüş adresi tahmincisini istismar ederek, yanlış tahmin tespit edilmeden önce saldırganın seçtiği bir adreste kodu spekülatif olarak yürütmesini sağlar; AMD’nin önceki Zen yongaları, bağlam geçişlerinde dallanma tahmin durumunu temizlemek gibi performans kaybına yol açan yazılım tabanlı önlemlere dayanıyordu. Donanım düzeyinde bir düzeltme, Venice çekirdeklerinin bu saldırı yolunu yazılım yamaları yerine silikon düzeyinde kapatması anlamına gelir ve bu da ek yükü azaltır. Bu donanım tabanlı önlem, aynı yama serisinde ele alınan RAPSIZE parametresine dayalı olarak, tahmincinin her konuk başına ne kadar dönüş adresi geçmişini izleyeceğini yöneten yeni bir mekanizma olan ERAPS ile birlikte çalışır.

(Geçtiğimiz on yılın çoğu Intel CPU'sunun, donanım dal tahminini istismar eden temelde benzer güvenlik açıklarına sahip olduğunu ve bu açıklar için uygulanan yamaların kullanıcıların performansını düşürdüğünü belirtmek gerekir.)

Yamada belirtilen önbellek yapılandırması, Zen 5 Turin neslinden farklılık göstermeyen, her çekirdek başına 48 KB’lık, 12 yollu bir L1 veri önbelleği ve 32 KB’lık, 8 yollu bir L1 komut önbelleği içermektedir. L2 önbellek, çekirdek başına 1 MB, 16 yollu ve kapsayıcı olarak listelenmiştir; bu da yine Turin ile uyumludur. L3 önbellek ise 64 MB, 16 yollu ve yonga düzeyinde paylaşımlı olarak listelenmiştir. OpenBenchmarking örneği de bu verilerle uyumludur.

Her iki kaynak da bellek desteği veya fiyatlandırma konusunda ayrıntı vermese de, AMD CTO’su Mark Papermaster ayrı bir açıklamada Epyc Venice'in 22-23 Temmuz tarihlerinde San Francisco'da düzenlenecek olan AMD'nin Advancing AI etkinliğinde San Francisco'da 22-23 Temmuz tarihlerinde düzenlenecek olan "Advancing AI" etkinliğinde resmi olarak tanıtılacağını doğruladı; bu da tüm teknik özelliklerin, fiyatların ve piyasaya çıkış tarihlerinin birkaç gün içinde açıklanacağı anlamına geliyor.